Source insight 官方verilog语言插件

Verilog HDL语言功能描述:
1、支持input、output、inout端口定义及建立symbol索引,单行最多支持到10个symbol;
2、支持wire、reg变量定义及建立symbol索引,单行最多支持到10个symbol;
3、支持module、task、function模块定义及建立symbol索引;
4、支持模块例化定义及建立symbol索引; Continue reading