Source insight 官方verilog语言插件

Verilog HDL语言功能描述:
1、支持input、output、inout端口定义及建立symbol索引,单行最多支持到10个symbol;
2、支持wire、reg变量定义及建立symbol索引,单行最多支持到10个symbol;
3、支持module、task、function模块定义及建立symbol索引;
4、支持模块例化定义及建立symbol索引; Continue reading

Advertisements

用Emacs写Verilog

介绍verilog-mode的一个ppt:http://www.veripool.org/papers/verilog-mode_veritedium_20090925.pdf。它的官方网站:http://www.veripool.org/wiki/verilog-mode(应该是吧,没仔细考证)

电脑跑仿真,还得挺长时间的,顺便把用emacs写verilog的方便之处大概总结一下吧,我只能说:太方便了! Continue reading